Piirien suunnittelussa virheiden löytäminen mahdollisimman aikaisessa vaiheessa on alue, jolla kaikki EDA-toimittajat tekevät tiiviisti töitä. Mentor Graphics on nyt esitellyt kolme uutta työkalua, joilla suunnitteluvirheitä löytyy C++- ja SystemC-koodista ilman testipenkkejä.
Uudet työkalut ovat nimeltään Catapult DesignChecks, Catapult Coverage ja C to RTL Equivalence SLEC HLS, jolla varmistetaan syntesoidun RTL-koodin ja sitä edeltävän korkeamman tason C-kuvauksen vastaavuus formaalisti.
Mentorin mukaan uusilla työkaluilla logiikkapiirien suunnittelijat voivat säästää merkittävästi aikaa: jopa yli 50 prosenttia esimerkiksi konenäön, koneoppimisen, tietoliikenteen ja kuvan käsittelyn sovelluksissa. Yhtiön mukaan työkalut tuovat "RTL-tasoisen" verifioinnin C-kuvauksen tasolle.
Catapult DesignChecks -työkalu auttaa suunnittelijoita löytämään virheitä koodatessaan, mikä pienentää debuggaukseen tarvittavaa aikaa simuloinnissa ja synteesissä. Työkalussa on sekä staattinen moodi, joka tarkistaa koodia hyvin nopeasti että formaalinen moodi. Molemmat tukevat sekä C++:aa että SystemC:tä.
Catapult Coverage -työkalu puolestaan auttaa suunnittelijoita mittaamaan tarkasti koodin kattavuutta, joten RTL-synteesiin päästään nopeammin.
Lisätietoja työkaluista löytyy Mentorin sivuilta.
Nykyaikaisen avaruus- ja sotilaselektroniikan suunnittelijoita pyydetään luomaan yhä parempaa suorituskykyä yhä pienemmässä mekaanisessa koossa. Tämä onnistuu parhaiten pinoamalla elektroniikkaa kolmiulotteisesti. Fyysisten rakennevaatimusten lisäksi datansiirtonopeudet kasvavat jatkuvasti ja signaalien eheyden marginaalit kutistuvat.
Analogipiirien markkina käy nyt kuumana. Hinnat nousevat ja toimitusajat venyvät. Yhdysvaltalainen Silanna Semiconductor yrittää kääntää asetelman päälaelleen lupaamalla jotain poikkeuksellista. Yhtiö tarjoaa kahden vuoden hintalukon kaikille suorituskykyisille AD-muuntimilleen.
